Follow @popovicu94 I recently implemented a minimal proof of concept time-sharing operating system kernel on RISC-V. In this post, I’ll share the details of how this prototype works. The target audience is anyone looking to understand low-level system software, drivers, system calls, etc., and I hope this will be especially useful to students of system software and computer architecture. This is a
セキュリティ・キャンプ 全国大会 2025 の L4 Cコンパイラゼミに参加しました。Cコンパイラゼミは一ヶ月ほどの事前学習期間と5日間の合宿 (内3日の開発期間) で小さなCコンパイラを作るという野心的なゼミです。 私は Rust で RISC-V をターゲットにした gakicc という C コンパイラを開発しました。Rust で開発する都合上、セルフホストはできないので、講師の hsjoihs さんの作った 1.5k 行程でセルフホストされている 2kmcc を自作のコンパイラでコンパイルし、生成されたバイナリを用いてもう一度 2kmcc をコンパイル、さらに生成されたバイナリを用いてもう一度 2kmcc をコンパイルし、2回目と3回目に生成されたアセンブリが一致することを目標としました。最終日の帰宅までになんとか目標が達成できて良かったです。 gakicc では、 低レイヤを知りた
To implement a seamless Linux integration into Starina, I decided to go with a Linux lightweight VM approach similar to WSL2. This means I need to implement a hypervisor that can run Linux. I had implemented an Intel VT-x based hypervisor before, but this time I wanted to try something different: RISC-V H-extension based hypervisor! This post is a diary of my journey of writing a RISC-V hypervisor
Developing a cryptographically secure bootloader for RISC-V in Rust SentinelBoot is a demonstrative, cryptographically secure RISC-V bootloader written in Rust. This project forms a final-year project at The University of Manchester sponsored by Codethink. Motivation Memory safety is a persistent issue in software, especially system software, such as bootloaders. Implementing some kinds of run-tim
My main project is to create an executable spec of the Intel Architecture but, every now and then, I get to take a broader look at ISA specifications and think about the strengths and weaknesses of other ISA specs: what makes them work well; and what techniques they could borrow from other specifications. Earlier this month, someone asked me for my thoughts on the RISC-V specification and I though
今回は、高専5年次から趣味で学習していたRISC-Vを実装した、簡単なCPU作成をしていこうと思います。 完全に知識ゼロの状態から学び始めたので、間違った解釈をしている部分があるかもしれませんが、その時は優しく指摘していただけると嬉しいです 🙏 また、本ブログはディジタル回路設計とコンピュータアーキテクチャ[RISC-V版]を基に書かれています。初心者でも理解しやすいように丁寧に解説されているので、興味があれば是非買ってみてください！ RISC-Vってなんぞ RISC-V公式サイトには以下のように書かれています。 RISC-V is an open standard Instruction Set Architecture (ISA) enabling a new era of processor innovation through open collaboration. （RISC-
コンピュータの基本 （PDF版） コンピュータの基本 命令やプログラム，機械語とはなにか 単純な CPU の構造と動作 C 言語で書かれたプログラムの実行を考える C 言語と機械語の対応 命令セットの例：RISC-V 回路と遅延 （PDF版） (RISC-V についての続き 論理回路の復習 回路の遅延 回路の消費電力 （PDF版） 回路の消費電力 命令パイプラインとハザード （PDF版） 命令パイプライン 各種のハザードと解消方法 構造ハザード 非構造ハザード ハザードの続き，命令パイプラインと性能，分岐予測 （PDF版） 非構造ハザード 命令パイプラインと性能 分岐予測の基本 分岐予測 （PDF版） 各種分岐予測器の構成について 分岐予測とメモリについて （PDF版） 高度な分岐予測器 パーセプトロン予測器と TAGE 予測器 間接分岐予測 メモリの基本 SRAM や DRAM の構造
RISC-V Assembly Programming This website contains a set of resources to support learning/teaching assembly programming using the RISC-V ISA.
【 デジスマチーム ブログリレー2日目】 エンジニアリングGの立花です。 デジスマ診療 というサービスのアプリ(Flutter)、バックエンド、フロントエンドの開発をしています、宜しくお願いします。 最近低レイヤーの技術に興味があり、趣味でRISC-Vの勉強をしています。 今回は実際に実行ファイルを動かすことが出来るRISC-VシミュレータをRustで実装していきます。 はじめに こちらの記事は、先日エムスリー社内LT会であるTechTalkで発表した内容で後日動画を公開予定です。 また、実装したシミュレータのソースコードは以下で閲覧できます。 github.com 目次 はじめに 目次 RISC-Vとは 今回の目標 開発環境 テスト内容の確認 クロスコンパイル環境の準備 テストの実行ファイルを作成 テストの内容を確認 シミュレータの実装 メモリを実装 プログラムカウンタを実装 メインルー
I always wanted to understand how a CPU works, how it transitions from one instruction to the next and makes a computer work. So after reading Ken Shirrif’s blog about a bug fix in the 8086 processor I thought: Well, let’s try to write one in a hardware description language. This post is a write up of my learning experiment. I’ll walk through my steps of creating an emulator, compiling and linking
Selfie is a project of the Computational Systems Group at the Department of Computer Sciences of the University of Salzburg in Austria. The Selfie Project provides an educational platform for teaching undergraduate and graduate students the design and implementation of programming languages and runtime systems. The focus is on the construction of compilers, libraries, operating systems, and virtua
mini-rv32ima is a single-file-header, mini-rv32ima.h, in the STB Style library that: Implements a RISC-V rv32ima/Zifencei†+Zicsr (and partial su), with CLINT and MMIO. Is about 400 lines of actual code. Has no dependencies, not even libc. Is easily extensible. So you can easily add CSRs, instructions, MMIO, etc! Is pretty performant. (~450 coremark on my laptop, about 1/2 the speed of QEMU) Is hum
低レイヤを知りたい人のためのCコンパイラ作成入門 まさに低レイヤのことが分かっておらず、以前から気になっていたこの本。取り掛かってみたところ思いのほかスイスイ進められて、勢いに乗ってセルフホスト（自分が書いたコンパイラで自分自身をコンパイルするところ）までいけたので記念に書いておく。正確には C コンパイラのサブセットです。 GitHub - motemen/mocc 全体的な進め方は、 上記の本の通りに進めていく。 それ以降は自作の 8queen が普通に書けるように機能を強化。 それ以降はセルフホストを目標に進める。 プリプロセッサやリンカは作らず、C からアセンブリまで。 という感じ。自分は手を動かさないと進んでる気がしないので、まずは書いてみつつわからない所があれば調べる、というスタンスでいく。 あと、せっかくなので RISC-V の勉強もしたかったのでこれ向けに書く。なので実行は
こんにちは。 Ruby x Agile というグループに所属しながらRubyにまつわる記事を一つも書いていない気がするe.mattsanです。 今回もRuby以外のお話です。 RISC-Vシミュレータ作り、おさらい プログラミング言語Elixir RV32Simを実行する RV32Sim.Register 初期化 読み出し 書き込み RV32Sim.Memory 初期化 読み出し 書き込み Memory-mapped I/O RV32Sim.Instruction add beq RV32Sim.CPU RV32Sim プログラミング言語には意外な側面がある RISC-Vシミュレータ作り、おさらい 今、なにやらRISC-Vシミュレータ作りが流行っているようです。 局所的かもしれませんけれども、流行っていることにします。 Rubyでできる！RISC-Vシミュレータの作りかた 〜 From 4
モダンな現場と従来型の組織——そこに生じる "不整合" を解消してこそチームがパフォーマンスを発揮できる / Team-oriented Organization Design 20250825
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